谁能帮我看一下这个verilog计数器的程序问题出在哪?

2025-06-21 23:48:43
推荐回答(2个)
回答1:

改的地方如下:
counter<=8'd0;
counter==8'd5;
counter<=8'd0;
就是二进制的位数写错了,一般程序粗心出错经常会有几点:二进制的位数、赋初值、进制种类...

回答2:

把always @ (posedge clk or negedge rst)换成always @ (posedge clk)